臺積電公布5nm工藝進度，未來產(chǎn)能將好于7nm
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衡量半導體工藝發(fā)展水平的一個關鍵指標，就是看它的量產(chǎn)芯片的產(chǎn)能。其中缺陷密度就與產(chǎn)能息息相關，任何半導體制造工藝的目標都是隨著時間的推移將缺陷率降至低，從而為客戶的訂單提供更充足的產(chǎn)能。
缺陷密度指的是每平方厘米的缺陷數(shù)量。低于0.5個缺陷/平方厘米的缺陷密度通常代表該工藝已經(jīng)相當成熟，而臺積電在2019年11月宣布其當時N7（7nm）工藝的缺陷密度已經(jīng)達到0.09個單位。目前，人們習慣將新工藝的缺陷密度與同一時間的舊工藝缺陷密度進行比較，所以臺積電在本周的TSMC技術研討會放出了下面這張圖表：
可以看出，目前臺積電的N5工藝缺陷密度要比N7在開發(fā)周期的同一時間更低。晚些時候，他們又給出了更詳細的線性圖：
這意味著，臺積電的N5工藝目前每立方厘米約有0.10-0.11個缺陷。同時，該公司預計，隨著下季度大批量生產(chǎn)的增加，缺陷率將低于0.10。
5nm產(chǎn)能略微提高的部分原因可能是EUV（極紫外光刻）技術被越來越廣泛使用。過去DUV技術需要4個步驟完成的制造，EUV用一個步驟就能取代，步驟的精簡也就減少了缺陷產(chǎn)生的潛在風險。
基于臺積電領先個5nm工藝（N5）的首批產(chǎn)品，預計會是今年晚些時候發(fā)布的智能手機處理器。
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