AMD下代顯卡四種核心配置曝光，至高96CU挑戰(zhàn)英偉達(dá)旗艦
此前AMD已經(jīng)宣布將會把面向消費(fèi)端的RDNA架構(gòu)GPU和面向數(shù)據(jù)中心的CDNA架構(gòu)GPI統(tǒng)一為UDNA架構(gòu)，然后帶來下一代產(chǎn)品，通過更加簡化的架構(gòu)設(shè)計讓開發(fā)人員只需要專注于一個系統(tǒng)，以更好地應(yīng)對英偉達(dá)的CUDA生態(tài)系統(tǒng)。近日有海外爆料人帶來了關(guān)于下一代AMD消費(fèi)級GPU的四種核心設(shè)計爆料，最高提供了96個計算單元，顯然將會在從旗艦到入門級顯卡的全部戰(zhàn)場上和英偉達(dá)展開較量。
知名爆料人Kepler_L2在AnandTech論壇上發(fā)布了這四種核心的設(shè)計示意圖，具體的配置信息和對應(yīng)圖片如下：
AT0，擁有8個著色器陣列 / 16個著色引擎（每組著色器陣列有2個著色引擎）/ 96個CU（每個著色引擎有6個CU）/ 位寬512-bit（16個32-bit顯存控制器）/ Infinity Cache最多為128MB。
AT2，擁有4個著色器陣列 / 8個著色引擎（每組著色器陣列有2個著色引擎）/ 40個CU（每個著色引擎有6個CU）/ 位寬192-bit（6個32-bit顯存控制器）/ Infinity Cache預(yù)計為48MB。
AT3，擁有2個著色器陣列 / 4個著色引擎（每組著色器陣列有2個著色引擎）/ 24個CU（每個著色引擎有6個CU）/ 位寬128或256-bit（8個16或32-bit顯存控制器）/ Infinity Cache可能是32MB。
AT4，擁有1個著色器陣列 / 2個著色引擎（每組著色器陣列有2個著色引擎）/ 12個CU（每個著色引擎有6個CU）/ 位寬64或128-bit（4個16或32-bit顯存控制器）/ Infinity Cache可能是16MB。
AMD在最近的Hot Chips 2025上，暗示UDNA架構(gòu)可能采用模塊化的設(shè)計，以提供更為靈活的配置方案。而結(jié)合上述配置來看，AT3的顯存控制器數(shù)量甚至比高一級的AT2還要多，結(jié)合近日有傳聞?wù)fAT3和AT4將引入LPDDR6/5X， 取代GDDR作為顯存，推測可能與這個改動有關(guān)。
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