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驚喜與展望 2005臺(tái)北秋季IDF熱點(diǎn)回顧

    Intel在臺(tái)北IDF秋季論壇提及在2006下半年度使用全新的處理器架構(gòu)，聲稱將會(huì)把舊有Netburst架構(gòu)和用在Pentium M的Banias架構(gòu)結(jié)合各取所長，其中一個(gè)重大改變是由以往Pentium 4采用較長的31 Pipeline Stage，回復(fù)只有14 Pipeline Stages。以往Intel都是實(shí)行高時(shí)脈政策，而較高的Pipeline Stage無疑有助進(jìn)一步提高時(shí)脈，因?yàn)镾tage分得細(xì)一點(diǎn)的話，每個(gè)時(shí)脈所工作的份量就會(huì)較少亦能盡快完成并開始下一個(gè)指令，這樣就會(huì)較易增加時(shí)脈。

    可是到時(shí)脈進(jìn)步至一個(gè)水平，便因?yàn)楣?、熱量及制程出現(xiàn)瓶頸無法出現(xiàn)突破，而且在CPU經(jīng)常使用到Branch Prediction來增加效率，但Branch Prediction并不可能100%盡確，當(dāng)其中一個(gè)Stage出錯(cuò)的話，工作就需要重新進(jìn)行，而其它需要得到這個(gè)相關(guān)這個(gè)工作的指令也很可能要重新進(jìn)行，Stage越多預(yù)支結(jié)果出錯(cuò)時(shí)所做成的牽連及延誤，因此較長的Pipeline Stage雖則可以令時(shí)脈易于提高，但在不少情況下效率會(huì)比時(shí)脈較慢但擁有較少Pipeline Stage的處理器還要差。結(jié)果下代處理器將會(huì)采用Pentium M較少的Pipeline Stage架構(gòu)，雖然時(shí)脈較低但效率卻比現(xiàn)時(shí)采用NetBurst的Pentium 4要好，最重要功耗有明顯的改善，Intel處理器不再是發(fā)熱機(jī)器了。